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数十年来，在摩尔定律的推动下，集成电路工艺取得了高速发展，单元面积上的晶体管数目持续加多。
SoC凭借集成度高、功耗低、老本低等上风，已成为大畛域集成电路系统想象的主流地方，处罚了通讯、图像、诡计、消耗电子等畛域的重大挑战性的贫寒。
跟着应用需求越来越丰富，SoC需要集成越来越多的不同应用的IP，片上多核系统MPSoC也照旧成为例必的发展趋势。
以数字电视的SoC芯片为例，包含了运行操作系统和应用形状的CPU，处理音频编解码的DSP，处理图形联系任务的GPU，处理AI图像算法的NNA，以及一些视频编解码、后处理等专用模块，以及视频信号的调制解调器等，一个复杂的SoC系统上有各样功能模块IP。
在复杂的异构诡计生态系统中，选择多个不同IP的复杂组合对片上通讯冷漠了更高的条目，同期片上作事质地、仲裁和数据流优化的复杂性越来越高，传统的片上互连挨次照旧无法适当期间的变化。
对此，片上收罗互连本事（NoC）日益成为行业关切的焦点，旨在提供一种处罚芯片内不同IP或者不同中枢之间数据传输的片上通讯决策，成为妥洽多个处理单元和外设的关键。
为什么说NoC是
多核系统的最好互联机制？
片上收罗互连（Network-on-Chip，NoC）是集成电路上的一种基于收罗的通讯子系统，用于SoC中的模块之间，基于路由器的分组交换收罗，妥洽SoC各模块。
NoC本事手脚一种散布式、高度并行的通讯架构，通过收罗化的神色妥洽处理器中枢、内存和各样外设，大幅提高了数据传输后果和通讯带宽。其想象不仅需要商量高带宽、低延长，还需要兼顾功耗、面积和可靠性等多方面身分。
在先容NoC之前，咱们先来看一下片上互联本事近些年来的发展历程，主要不错分为三个阶段：
分享总线（Bus）：传统的SoC片上通讯结构一般选择分享总线的神色。在此结构中，统共处理器和IP模块分享一条或多条总线。当有多个处理器同期考察一条总线时候需要有仲裁机制来决定总线的统共权。
典型的AMBA总线系统
分享总线片上通讯系统结构一般比较简便，硬件代价也小，但带宽有限，而况带宽也没法跟着IP的增多而进行膨胀。ARM公司在1996年冷漠的AMBA总线粗鄙应用于镶嵌式微处理器的片上总线，现已成为事实上的工业圭臬。
不错以为，Bus是最简便的互联，一般适用于十个以下互联设备的小系统。
交叉开关矩阵（Crossbar）：传统的分享总线面对多个处理器同期考察不同IP的情况时，因为需要仲裁机制去决定总线统共权，是以这种神色在此情况下就会变成一定瓶颈，导致考察的延时。对此，为了兴隆多处理同期考察的需求，并提高整个系统的带宽，一种新的处罚决策Crossbar滋长而生。
典型的单向8x8 Crossbar
Crossbar保证了多路通讯同期进行的及时性，只须不是考察团结个指标设备，就不需要用到仲裁，大大减少了因为仲裁带来的瓶颈问题。关联词跟着设备数的加多，Crossbar的畛域会以几何级数增长。是以通常咱们通过桥接设备去级联多个Crossbar来支握设备的膨胀。关联词桥接设备可能会成为系统的瓶颈，加多传输的延长。
相较于Bus妥贴小系统，Crossbar妥贴不太大的系统，一般用于几个到十几个connected nodes的系统。
能看到，传统分享总线和Crossbar架构各有上风。在践诺应用中，业界通常选择Crossbar和分享总线相链接的神色，用桥接器将Crossbar收罗和分享总线收罗妥洽起来，形成一个典型的羼杂型拓扑结构。
关联词，尽管业界照旧冷漠了好多纠正的总线结构，但跟着插足MPSoC期间，总线结构在通讯性能、功耗、全局时钟同步、信号完整性以及信号可靠性等方面濒临着巨大的挑战，这些复杂的纠正型总线结构仍无法处罚片上多核间通讯所濒临的问题。
因此，MPSoC上多核间的通讯问题照旧成为制约系统性能耕种的主要瓶颈。
为此，片上收罗本事（NoC）应时而生，迟缓取代Bus和Crossbar，成为片上互连的行业圭臬。
典型的片上收罗NoC结构
如图所示，NoC结构中的R暗意Router，统共的Router不错是同步，但每个Router所妥洽的PE（Processing Element）与Router异步，自成一个时钟域。是以基于NoC的系统能更好地适当在复杂多核SoC想象中使用的全局异步局部同步时钟机制。
在NoC架构中，每一个模块齐妥洽到片开拔由器，模块传输的数据则是形成了一个个数据包，通过路由器去投递数据包的指标模块，多个通讯流在这些链路上进行多路复用。
通常，NoC由多段布线和路由器构成，这些布线和路由器的叮咛旨在减少寄见效应，从而幸免在整个SoC中更大的损构怨延长。这通常选择访佛城市布局的网格结构的形状。
在NoC中，路由节点之间通过局部互连线相妥洽，每一个路由节点通过收罗接口NI与一个土产货IP核相妥洽，源路由节点和目标路由节点之间的数据通讯需要经过多个跳步来终了。因此，NoC本事的出现使得片上系统SoC的想象也将从以诡计为中心迟缓过渡到以通讯为中心。
NoC本事不仅提供了高带宽、低延长、低功耗的通讯，还为复杂的SoC系统提供了可膨胀性和天真性，以及信号完整性和信号延长等方面的上风。
全体来看，NoC使得在芯片里面的异构诡计单元之间大要高效地传输数据，同期最大规章地减少所需的资源，不仅不错匡助优化资源愚弄，还不错保握散布式诡计单元之间的数据一致性，关于复杂的想象尤为重要。
NoC骨子上即是提供一种处罚芯片内不同IP或者不同中枢之间数据传输的片上通讯决策，不错克服基于传统总线收罗和Crossbar的带宽瓶颈。通过选择高效的里面通讯架构和天确实互联神色，NoC不错凭借高性能、低功耗、可膨胀性和可靠性等上风，为将来的东谈主工智能、物联网、自动驾驶、数据中心等新兴畛域的发展提供重要的撑握。
因此，NoC被视为现时多核系统的最好互联机制。
国产厂商，挤进NoC赛谈
大到巨头，小到初创企业，如今齐运转把NoC手脚关键本事激动，成为将来多核/众核处理器的中枢之一。
跟着2018年英特尔收购NoC IP供应商Netspeed；2019年Meta收购另一家NoC公司Sonics；2020年，Arteris手脚大股东，在中国合伙开垦传智驿芯（Transchip），迟缓铺开中国业务。片上收罗本事缓缓再次追忆东谈主们的视线。
至此，固然市面还有SignatureIP、Truechip等玩家，但决策比较全的NoC IP公司基本唯有Arteris一家了。不外，Cadence、开芯院、赛昉科技等企业连年来也在接踵入局，取得了一定进展。
Arteris：NoC IP一家独大
Arteris是率先的系统IP提供商，其NoC互连IP和SoC集成自动化本事勤奋于加速现在SoC芯片的开发。
Arteris片上收罗互联IP产物：
FlexNoC Non-coherent NoC IP – 具有物理感知的片上收罗IP
Ncore Cache-coherent NoC IP – 通过提供安全支握处罚多核想象挑战
CodaCache Last-level Cache IP – 通过无罪恶的系统内存映射加速产物上市时分
客岁，Arteris推出Arteris FlexNoC 5物理感知NoC互连IP，使SoC架构团队、逻辑想象东谈主员和集成商大要整合跨功耗、性能和面积（PPA）的物理照应管理，以提供妥洽SoC的物理感知IP。
据先容，关于汽车、通讯、消耗电子、企业诡计和工业应用，该本事使布局团队的迭代次数更少，物理不休速率比手工优化快5倍。
此外，FlexNoC 5膨胀了对Arm AMBA 5契约和IEEE 1685 IP-XACT的支握，包括与Arteris Magillem的妥洽经过，用于与其他SoC IP 模块的NoC集成。FlexNoC 5还支握经过分娩考证的用于汽车功能安全认证和数据中心可靠性的Arteris弹性选项，用于优化内存流量的高档内存选项，以及用于超大型想象的Arteris选项。
据2023年底信息泄漏，Arteris公司的互连IP和系统IP已被600多家SoC想象公司所选用，大众已有稀奇30亿颗愚弄其IP的SoC 应用在各样电子系统中。
跟着其经过硅考证的IP的声誉持续扩大，Arteris在畴前两年中取得了65+新客户，照旧有不少AI芯片、作事器芯片、汽车芯片厂商齐和Arteris达成了合营。仅在2023年，就有SiFive、Tenstorrent、Axelera AI和ASICLAND等公司与其达成了授权合营。海想、瑞芯微、全志等国内挪动芯片厂商，包括博世、NXP、瑞萨、地平线和上头提到的Mobileye等汽车芯片厂商，也齐曾在其SoC想象中应用了Arteris的FlexNoC IP，开发定制app多少钱握续匡助客户耕种性能、指责功耗和面积、提高想象复用后果、加速 SoC 开发速率，从而匡助指责芯片的开发分娩老本。
现在其IP照旧用于70%的汽车ADAS SoC中。关联词，商用NoC不单是应用于汽车市集，包括通讯、消耗电子和工业在内的其他畛域正在寻找经过硅考证的系统IP处罚决策，以裁减上市时分、优化工程资源并提高SoC经济性。
跟着第五代FlexNoC本事FlexNoC 5的推出，Arteris将来几年注定会在更多起始进SoC想象的开发中弘扬重要作用。
同期，Arteris还有用于保证缓存一致性的Ncore、指责DRAM读写次数的CodaCache等一众SoC想象。Arteris的IP对处理器架构支握十分粗鄙，主流的ARM、RISC-V、ARC、MIPS等齐照旧达成支握。
传智驿芯：联手Arteris，
以NoC本事旁边复杂SoC想象
国内第三方NoC IP供应商比较少，传智驿芯恰恰出现在行业最需要的时候。
传智驿芯缔造于2020年，是Arteris在中国的合伙公司，中枢业务包括基于NoC本事开发想象的处罚决策、子系统IP开发、芯片想象作事等。在子系统IP洞开方面，传智驿芯，依托Arteris IP打造了TC x NoC、Safety lsland以及Die to Die三大产物矩阵，主要面向汽车芯片、GPU/AI芯片、RISC-V芯片以及FPGA芯片等芯片厂商。
将来，跟着芯片里面晶体管数目会握续高潮，片上系统SoC的性能需求越来越高，NoC将例必成为多核/众核处理器的关键本事。同期，国内市集关于NoC IP领有有各样化需求，条目企业不错左证不同需求进行修改定制。传智驿芯科技将络续与Arteris强强妥洽，以NoC IP作事、子系统IP开发、芯片想象作事等业务扎根中国市集，从而加速国产SoC处理器芯片想象。
开芯院：发布大众首个开源NoC IP
2024 年 5 月 21 日，开芯院发布大众首个开源大畛域片上互联收罗（NoC）IP，代号“温榆河”，这一首要冲突标记着开芯院在推动数据中心作事器芯片本事发展方面迈出了坚实的一步。
据先容，开芯院自神色缔造以来，经过18个月的垂危开发，告成完成了支握64核互联的NoC IP开发和考证。“温榆河”NoC IP的发布进一步推动了RISC-V生态的发展，并使得开芯院大要提供数据中心作事器CPU芯片的中枢基础IP，包括“香山”高性能处理器核和“温榆河”大畛域片上互联收罗。这是大众初度基于开源神色完成数据中心作事器CPU芯片的构建，具有重要的产业价值。
这一冲突革新，不仅为行业带来了更多弃取和天真性，还极地面增强了RISC-V产业生态的信心，是大众开源芯片生态的重要里程碑。这次发布会诱骗了来自世界20余家RISC-V芯片企业约100位工程师参加，受到粗鄙关切。
此外，开芯院正在研发第二代NoC，并与“香山”核遍及适配优化，支握AI加速器的互联与膨胀，期待更多企业支握和参与。
开芯院首席科学家包云岗对“温榆河”神色的联系布景也进行了补充先容：
Cadence：新增NoC IP
近日，Cadence晓谕推论其系统IP产物组合，新增了Cadence Janus Network-on-Chip（NoC），以优化电子系统妥洽性。
据先容，Cadence Janus NoC 大要以极低的延长高效管理这些同步高速通讯，匡助客户以更低的风险更快地终了其 PPA 指标，省俭可贵的工程资源，倾力打造SoC的相反化功能。
Cadence Janus NoC可灵验应答与现在复杂的SoC互连联系的布线拥塞和时序问题，这些问题在物理终了之前去往并不彰着。Cadence的第一代NoC不仅能兴隆现时最紧要的需求，还提供了一个故意于将来的革新平台，举例支握行业圭臬存储器和I/O一致性契约。咫尺该产物提供的功能和上风包括：
号码频次：在第182期历史同期开奖中，号码0-9出现频次分别为：号码7出现3个，号码0、6出现4个，号码2、5出现6个，号码1出现7个，号码3、9出现8个，号码4、8出现10个，今年同期绝杀一码7，独胆看好3。
易于使用：Cadence领有功能强劲、想象先进的图形用户界面（GUI），可浅近支握从微型子系统到完整SoC和将来多芯片系统的NoC设置。
加速产物上市：RTL针对PPA经过优化，使SoC想象东谈主员大要终了带宽和延长指标。封包化信息可提高深化的愚弄率，减少线数目，指责时序不休难度。
指责风险：NoC的内置功耗管理、时钟域交叉和宽度匹配功能有助于指责想象复杂性。
快速想象盘活：Cadence粗鄙的软件仿真和硬件仿真能力可终了早期架构探索，以便于快速考证PPA结果，确保设置兴隆想象条目。
可膨胀架构：客户不错想象一个子系统，并在NoC的完整SoC环境中叠加使用，以便将来在多芯片系统中叠加使用。
天真：Cadence NoC兼容任何具有行业圭臬接口的IP，包括AXI4和AHB。
值得谛视的是，Cadence Janus NoC依托Cadence值得信托且久经磨砺的Tensilica RTL生成器具。客户不错使用Cadence粗鄙的软硬件产物组合对其 NoC 进行软件仿真和硬件仿真，并使用 Cadence的系统性能分析器具（SPA）深入了解 NoC 的性能。该经过支握架构探索，有助于终了可兴隆产物需求的最好NoC想象。
NoC依托Cadence在IP和想象质地畛域久负有名的指点地位，由客户欢然度遥遥率先的本事团队提供本事支握。
Arm
Arm一向拥护洞开圭臬，因为这有助于高大生态系统中的合营伙伴在使用Arm AE IP想象时大要蕃昌发展，同期还能提高可移植性和软件复用率。
一个典型的例子是在Arm与Arteris的合营，在这个合营中，Arteris通过使用Arm全新的CPU IP考证了他们的互连产物（NCore和FlexNoc）。两边针对AMBA5 CHI.E圭臬进行Arm CPU和Arteris Ncore的组合考证。这项考证为生态伙伴选择Arm IP组合来构建其特定专用的SoC处罚决策增添信心。
除了第三方NoC IP除外，若是是Armv9架构的话，也有CoreLink NI-700这一NoC互联决策，不错与Arm CPU、GPU和NPU IP齐全搭配，比拟传统的Crossbar决策可将线束减少30%。不外在汽车SoC的IP集成上，Arm和Arteris亦然合营关系。
Arm的CoreLink互连可生成面向Arm Cortex和Mail内审定制的针对缓存一致性CMP和挪动SoC的总线和mesh收罗。
赛昉科技
据了解，昉·星链-500是赛昉科技首款自研的支握缓存一致性的Interconnect Fabric IP，撑握构建多核CPU和SoC，提供缓存一致性NoC，通过妥洽多个CPU Cluster、IO设备和DDR，并在SoC范围内保养缓存的一致性。
赛昉科技手脚大众率先的RISC-V诡计平台提供商，不仅提供了高性能内核和高能效内核，还提供了高速的一致性NoC、RISC-VTrace/Debug调试接口、RISC-V中断规章器、功耗管理、安全管理、虚构化、IO一致性和内存子系统等全面的处罚决策。这些处罚决策将匡助客户终了镶嵌式、客户端、作事器和高性能诡计等多个场景的芯片落地。
从行业近况来看，领有NoC IP的玩家并未几，大多齐是领有处理器IP核的配合使用，比如Arm、Intel、Meta、高通、英伟达、Achronix等。
将来，多核处理器的畛域会更大，尤其是在摩尔定律放缓的基础上，耕种算力很猛进度上要靠在芯片里面堆积更多的核，这些中枢可能使用不同的架构，这种异构多核的数目和复杂度齐会加多。
跟着芯片想象日趋复杂，NoC已成为终了异构诡计组件之间高效数据通讯的重要构成部分。在AI、旯旮诡计、汽车芯片、数据中心和云霄等不同畛域中，NoC本事正在起到关键作用。
关联词，在现时火热的3D IC和小芯片（Chiplet）集成方面，NoC本事还需要持续演进以适当新的挑战和需求。
3D芯片想象是多个芯片垂直堆叠在整个的想象，为 NoC 架构带来了新的挑战和机遇。在3D想象中，芯片的垂直集成可显赫裁减通讯距离和延长，但同期也需要重新商量 NoC拓扑和契约，以充分愚弄三维结构的上风。
大型、复杂的多核Chiplet一样需要新主意来终了内核、内存和外设之间的高档通讯。这么的通讯结构必须是分层的，为芯片内和芯片间通讯差异想象不同的NoC，这么不错更好地管理复杂性和安全性。
全体来看，不论是ChatGPT的爆红、汽车芯片的后劲，如故3D IC与小芯片的兴起，齐在催生更高性能SoC芯片、更多核异构处理器的发展和演进，跟着半导体工艺本事的稀奇和芯片集成度的提高，NoC的想象已成为现实，并展现出十分广袤的远景。
这个出身于20多年前的本事，时于本日才迟缓爆发出人命力。
著述参考
Achronix资深现场应用工程师黄仑：片上收罗 (NoC) 本事的发展给高端FPGA带来的上风；
app开发Cadence：Cadence推论系统IP产物组合，推出NoC以优化电子系统妥洽性；
肆意想象自动化：旁边三维芯片想象中持续演变的片上收罗（NoC）体系缚构；
北京开源芯片规划院：开芯院发布大众首个开源大畛域片上互联收罗IP“温榆河”；
IP与SoC想象：片上收罗初学；
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